Comprensión de las limitaciones para aumentar el SFDR en alta

El rango dinámico libre de espurias (SFDR) es una forma común de caracterizar el rendimiento de linealidad de un circuito. Esta especificación es particularmente útil cuando se trata de sistemas de comunicaciones. Al examinar la funcionalidad general de los convertidores AD (ADC), este artículo trata de explicar las dos principales fuentes de no linealidad, a saber, el circuito de muestreo y retención (S/H) y la parte del codificador del ADC, que limitan el rendimiento del ADC SFDR.

También aprenderemos sobre una compensación general entre SFDR y SNR (relación señal-ruido) en los ADC, además de sentar las bases para una discusión interesante en un artículo futuro sobre la aplicación de la técnica de tramado para mejorar ADC SFDR. El tramado es la técnica de agregar deliberadamente un componente de ruido apropiado a la entrada del ADC para mejorar ciertos aspectos del rendimiento del sistema de conversión AD. Suena mágico pensar que agregar ruido puede mejorar el SFDR.

Sin embargo, antes de profundizar demasiado, repasemos rápidamente qué es SFDR y por qué es importante.

Hay varias especificaciones diferentes que se pueden usar para caracterizar la linealidad del circuito. Una especificación que es popular de usar es la métrica SFDR. Esta métrica se define como la relación entre la amplitud de la señal deseada y el estímulo más grande sobre el ancho de banda de interés (Figura 1).

Cuando se trata de ADC, el SFDR muestra cómo el ADC puede procesar simultáneamente una señal pequeña en presencia de una señal grande. Como ejemplo, considere una aplicación de receptor. Suponga que la entrada del ADC consta de un bloqueador de +1 dBm y una señal deseada de -75 dBm. En este caso, el bloqueador grande puede crear impulsos no deseados en la salida del ADC debido a la no linealidad del ADC. Estos estímulos no deseados se muestran mediante componentes morados en la Figura 2.

Si un estímulo está lo suficientemente cerca de la señal deseada y es lo suficientemente grande, puede degradar la SNR a un nivel inaceptable. Las rigurosas demandas de los sistemas de comunicaciones actuales pueden requerir valores altos de SFDR en el rango de 95 dB. Sin embargo, un ADC común y corriente no puede proporcionar este nivel de linealidad. A continuación, la Tabla 1, que compara algunos parámetros clave de cuatro ADC de alto rendimiento de Analog Devices, debería ayudarlo a tener una idea sobre el rango de SFDR en ADC de alto rendimiento.

Además, esta tabla destaca una compensación entre las métricas SNR y SFDR. Para los tres primeros ADC de esta tabla, que usan la misma tecnología IC y tienen un consumo de energía idéntico, existe una relación inversa entre SFDR y SNR. Entraremos en el origen de esta compensación un poco más adelante en este artículo. Antes de eso, respondamos una pregunta importante: ¿cuáles son las principales limitaciones para aumentar el SFDR en un ADC de alta velocidad?

Los ADC son sistemas complejos diseñados en función de varias arquitecturas de circuitos diferentes, como flash, SAR, delta-sigma (ΔΣ) y estructuras de tubería. Según la arquitectura y la implementación particular del circuito, los diferentes componentes del circuito pueden ser la principal fuente de no linealidad. Aunque existen numerosos diseños, todavía podemos reconocer dos limitaciones importantes para aumentar el SFDR en un ADC de alta velocidad, a saber, el circuito S/H y la parte del codificador del ADC. Para comprender mejor esto, considere el diagrama de bloques de un ADC SAR representado en la Figura 3.

El primer paso en el algoritmo de digitalización SAR es la fase de muestreo, durante la cual el S/H adquiere el valor de entrada. Esta muestra se mantendrá durante toda la fase de conversión. Durante la fase de conversión, la muestra adquirida se compara sucesivamente con los niveles de umbral apropiados para encontrar el equivalente digital de la entrada. Para determinar cada bit de la salida, se requiere un ciclo de reloj. Suponiendo que la fase de muestreo también toma un ciclo de reloj, necesitamos un ciclo de reloj N + 1 para un ADC SAR de N bits. La Figura 4 muestra las formas de onda de salida y umbral de S/H para un ADC SAR de 3 bits.

El punto importante aquí es que, para una fase de conversión dada, los componentes del circuito que siguen al S/H funcionan idealmente con una señal de CC sin importar cuál sea la frecuencia de entrada. Por lo tanto, cualquier no linealidad dentro del comparador o el DAC interno (convertidor de digital a analógico) de un ADC SAR no cambiará con la frecuencia de entrada. Podemos decir que la no linealidad de la parte del codificador del ADC contribuye a la no linealidad estática (o CC) del sistema. La no linealidad estática se caracteriza por errores DNL (no linealidad diferencial) e INL (no linealidad integral) en la función de transferencia de ADC.

¿Qué pasa con la no linealidad S/H? A diferencia de la parte del codificador que trata efectivamente con una señal de CC, el S/H "ve" una señal de CA. Discutiremos en la siguiente sección cómo una parte significativa de la no linealidad S/H cambia con la frecuencia de entrada. Como resultado, el S/H determina la linealidad dinámica (o AC) del ADC.

Para tener una idea sobre la no linealidad S/H, considere el circuito S/H simple que se muestra en la Figura 5.

Este S/H básico consta de un interruptor de muestreo, S1, y un condensador de retención (Chold), que se utiliza para almacenar la muestra adquirida.

El funcionamiento del circuito consta de dos modos: el modo de muestreo (o modo de adquisición) y el modo de retención. En el modo de muestreo, el interruptor está encendido y el voltaje del capacitor rastrea la entrada. En el instante de muestreo, el interruptor se apaga y desconecta Chold de la entrada. Esto inicia el modo de retención, donde el capacitor retiene la muestra adquirida.

En la práctica, no podemos tener un interruptor ideal con resistencia cero. Para resaltar esto, el diagrama anterior muestra explícitamente la resistencia del interruptor, Rswitch. El ruido térmico de la resistencia del interruptor es un contribuyente de ruido dominante en los ADC de tasa de Nyquist de alta resolución. Para evitar esto, el valor del condensador de retención normalmente se elige para que sea lo suficientemente grande como para limitar el ancho de banda y, en consecuencia, el ruido del sistema. Sin embargo, un ancho de banda limitado significa que la salida del S/H no puede alcanzar instantáneamente su valor final. Esto se debe a la constante de tiempo de la red RC, que viene dada por \(\tau = R_{switch}C_{hold}\).

La Figura 6 muestra formas de onda de ejemplo para un ciclo de la operación S/H.

El S/H necesita algo de tiempo, que se muestra en "Tiempo de adquisición" en la figura, para establecerse dentro de una banda de error específica alrededor del valor final. Después del tiempo de adquisición, el S/H puede rastrear la entrada con un pequeño error. El tiempo de adquisición depende del valor de Rswitch, Chold y el error máximo permitido. Además, el tiempo de adquisición pone un límite superior a la tasa de muestreo máxima del ADC.

En la práctica, la resistencia del interruptor no es constante y puede cambiar con el nivel de entrada. La dependencia de Rswitch en la entrada puede causar un cambio de fase dependiente de la entrada y, por lo tanto, distorsión armónica. La Figura 7 muestra ejemplos de formas de onda para un caso en el que Rswitch aumenta con el nivel de entrada.

Tenga en cuenta que este cambio de fase (o no linealidad) cambia con la frecuencia. Por ejemplo, a frecuencias mucho más pequeñas que el polo de la red RC, tenemos un cambio de fase cero y las pequeñas variaciones en Rswitch deberían tener un efecto insignificante en la linealidad. Sin embargo, a medida que aumentamos la frecuencia, el cambio de fase se vuelve más y más significativo.

Vale la pena mencionar que la variación de Rswitch con entrada es solo una fuente de no linealidad S/H. Mecanismos como la inyección de carga del interruptor dependiente de la entrada, así como el instante de muestreo dependiente de la entrada, son otros fenómenos que conducen a la no linealidad S/H. Este último mecanismo se refiere al hecho de que el instante en que se apaga el interruptor puede cambiar con el nivel de entrada.

La no linealidad dependiente de la frecuencia de un circuito S/H también se puede explicar observando que el circuito que acciona el condensador de retención tiene una velocidad de respuesta limitada. La Figura 8 muestra el diagrama de bloques de un circuito S/H típico con mayor detalle.

En este circuito, el primer amplificador amortigua la entrada presentando una alta impedancia a la fuente de la señal. También proporciona ganancia de corriente para cargar el condensador de retención. El amplificador de la derecha actúa como un búfer de salida y evita que el voltaje de salida S/H sea descargado por la impedancia de entrada del siguiente circuito durante el modo de retención. Suponga que la corriente de salida de cortocircuito del búfer de entrada es ISC. Esta es la corriente máxima que el búfer puede suministrar a CH. Por lo tanto, la tasa de cambio (o la tasa máxima de cambio de la salida S/H) viene dada por la Ecuación 1.

\[Slew \text{ } Velocidad = \frac{\Delta V}{\Delta t}=\frac{I_{SC}}{C_{H}}\]

Para una entrada de onda sinusoidal:

\[V_{in}=V_M sin(2 \pi ft)\]

La tasa máxima de cambio de la señal viene dada por:

\[max \big(\frac{dV_{in}}{dt}\big)=2 \pi fV_M\]

Para una entrada de señal grande dada, aumentar la frecuencia puede hacer que la tasa de cambio de la señal sea mayor que la tasa de variación del S/H. En este caso, la salida S/H no puede seguir la entrada lo suficientemente rápido, lo que genera problemas de distorsión de la señal. La falta de S/H que exhibe una velocidad de respuesta adecuada para mantenerse al día con la entrada analógica que cambia rápidamente es una razón clave por la que muchos ADC no funcionan mucho más allá de varios megahercios de ancho de banda de señal.

Como ejemplo, considere el AD9042 de Analog Devices. Aunque el AD9042 es un convertidor diseñado específicamente con una parte frontal de SFDR alto de banda ancha, su SFDR aún se degrada con la frecuencia de entrada, como se muestra en la Figura 9.

La discusión anterior también explica la compensación SNR-SFDR que mencionamos anteriormente en este artículo. Tenga en cuenta que un condensador de retención más grande conduce a una velocidad de respuesta más baja (Ecuación 1) y una distorsión más alta (o SFDR más bajo). Por otro lado, un condensador más grande reduce el ancho de banda del sistema y mejora el rendimiento del ruido (mayor SNR).

Como se discutió anteriormente, existen dos limitaciones principales para mejorar el SFDR: la no linealidad producida por el circuito S/H y la de la parte del codificador del ADC. No hay nada que se pueda hacer externamente para reducir la distorsión producida por el circuito S/H. Sin embargo, la técnica de tramado puede reducir la no linealidad de la parte del codificador del ADC. Esto se discutirá en el próximo artículo de esta serie.

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